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工作内容: -RTL代码的设计/开发/维护SoC子模块。 -建立test bench测试环境给该模块。 -在交付IP或模块前的检测(Lint,Spyglass,CDC ,synthesis,STA,formal check,覆盖率)。 -撰写绘制该详细设计架构图及其技术规格书。 -与验证工程师或韧体工程师合作开发验证方案来验证该IP或模块。 -在FPGA进行验证或除错，从RTL的验证，合成，时续分析等参与SoC/ASIC的开发。 -SoC整合功能性验证 必备技能: -本科以上相关专业。 -英语技能必须通过CET-4等级或更高。 -至少5年在业界SoC/ASIC前端设计相关经验。 -Verilog RTL撰写及验证和除错技巧。 -有撰写过模块或者是IP，并且为其建立测试环境及为其撰写测试用意。 -为该设计做FPGA的功能性验证。 -有Lint,覆盖率,Verdi,C/C++的相关经验。 -必须熟知AMB AAXI，AHB，APB总线协议。 -良好的英文阅读能力。 -ASIC 设计流程及流片流程。 -后仿真的经验。 如果有下列知识或技能优先: -System Verilog -TCL,Perl,makefile -SSD/Flash/NVMe/PCle/DDR/BCH/LDPC相关经验 -VCS或NCV -SoC合成，约束，整合 -SoC时续分析及时续约束 -Clock/Reset/DFT/UPF -SoC架构关念