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匿名用户
面试了职位:FPGA开发
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看准94098
FPGA开发
确定通过
诺瓦一面(FPGA开发):自我介绍项目提问:1、项目用到哪些芯片,系统时钟,资源占用2、介绍下系统中用到数据缓存的模块,哪些部分在ps侧完成,3、PS和PL通信使用什么接口(axi和emio)问熟不熟悉axi44、后续如果还要优化,哪些地方可以优化5项目中遇到的难题,如何克服问的比较常规吧,结合项目来问的,可能我比较水,大概20分钟就结束了
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2 年前 发布
匿名用户
FPGA开发
确定通过
面试三轮吧,首先是逻辑技术大佬的技术面试,针对简历上项目详细说明和解释,这里要对自己做过的东西熟练包括一些细节。然后是部门技术总监的面试,他主要是从更宏观上问了几个问题,不难回答,也具体介绍了下公司部门团队组成。最后是HR面,相互提问交流吧,让彼此有更深的认识。她自然会问到你的离职原因啊,对上家的评价,对未来的规划,薪资期望等等。
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2 年前 发布
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FPGA开发
感觉靠谱
简历投的是提前批,因为诺瓦感觉真的很不错,事实证明整个过程无论是群里HR解答问题还是面试老师都非常负责专业目前是一面,主要是问项目,问的很细,能看出来面试老师对项目中的接口协议很看重,问了网口UDP和SPI,串口等。硬件方面问了一些DDR与FPGA之间的布线规则,比如组内和组间是否需要等长处理等随后问了一些基础知识,状态机一段三段的区别,fpga内部资源,跨时钟处理方法等后半段主要问的是时序约束这一块,从基础的建立保持时间到后面的时序约束的步骤过程,然后交流了SDRAM关于使用随路时钟的可行性,面试官讲这个问题讲的很详细,后面我又请教了关于自己课题中ddr3采用什么样的方式将5路数采信号的离散数据写入以及后面如何读出,面试官老师说轮询,讲了很多,奈何自己真的菜,没听大懂
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2 年前 发布
匿名用户
FPGA开发
感觉靠谱
一面技术面,问了一些数电的基本概念,什么是亚稳态,建立保持时间之类的,答上来就OK,然后会手撕代码写一段Verilog,也是很简单的那种,给他看一下没问题进入二面。二面综合面,对方是一个高管之类的,开始闲聊,这其中也在观察你的性格,问你家庭几个人,住在哪,在大学做过什么之类的,为什么想做数字芯片。结束后等结果,希望有个好结果。
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2 年前 发布
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FPGA开发
感觉没戏
SDRAM的问题,并且问题难度有所上升,又被问了读写效能的问题(这里注意,如果前面有问题没答上来,最好面试结束后去了解一下,以免被再次问到)我自然是没答上来,SDRAM设计难点主要在什么地方?刷新请求到来时,读数据处于突发模式时,数据未突发完,此时来了刷新请求,如果等待一次突发完成以后可能导致刷新请求不能得到及时的响应,这时该怎么办(一次突发如果中途被打断,会导致后面需要读写的数据丢失,所以一般等待突发结束在跳出当前状态)?然后又问了FPGA的内部组成?LE中查找表的实现原理?分布式RAM与块RAM有什么区别?查找表与触发器是怎么构成分布式RAM的?全局时钟域与局部时钟的区别?IOB的主要组成部分?建立时间不满足与保持时间不满足是由什么原因产生的,怎么解决,具体怎么做?
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2 年前 发布
匿名用户
FPGA开发
确定通过
我简历投的比较早,过了很久之后给我第一轮电话面试,流程:1. 自我介绍;2. 介绍一个项目,项目介绍完之后,就开始对其中的几个点进行深入的提问,他问的非常细致,如果不是自己调试成功的基本回答不出来;3. 开始问一些基本问题,FPGA LUT/DSP/RAM这些底层结构都会问到,以及一些跨时钟域设计,时钟分频设计,时序分析,时序约束等等问题,然后等到大华宣讲会的第二天,通知我去面试,直接进入第二轮面试,就自我介绍,介绍项目,项目中的难点之类的。之后HR面试,谈谈自己的职业规划、对岗位的认识之类的。
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2 年前 发布
匿名用户
FPGA开发
未通过
话说威盛电子共有三面,两轮技术面,最后一轮hr面。第一面是个和善的姐姐,给我一张纸,一支笔,上来就说把自己的项目画个框图讲一下。讲完之后就根据简历问一下她不明白的地方。然后就说出去休息会,一会给通知。 没等几分钟,就通知去二面,二面据说是部门的技术总监,自然是问的特别专业特别难。毕竟威盛没有笔试,面试时自然问的就多了。
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包含2个问题,2个回答
Q:用常用的逻辑门搭一个3位宽的计数器。
2 年前 发布
2
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