面经详情
匿名用户
面试了职位:FPGA开发
未通过
华为FPGA面试-一凉
一面:给一个题,利用状态机实现,没写出来,直接挂了。由于是第一个技术面,基础不太好,手写代码没写出来,所以挂了。
Q:状态机的种类和区别。
1条回答
代码
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看准40073
FPGA开发
感觉靠谱
笔试 笔试主要考察内容范围很丰富,考察深度倒是一般。进行准备的话建议寻找历年题库,广范围的去找。 一面主要集中询问简历上的问题,项目经历之类的。项目经历会询问到很细,所以事先最好有所准备。然后会随机问一些简单的专业问题。最后会让手撕一些简单代码,难度不高。 主管面,主要问的就是你经历的最印象深刻的事情之类的问题。
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2022-08-09 发布
匿名用户
FPGA开发
感觉靠谱
一面技术面,问了一些数电的基本概念,什么是亚稳态,建立保持时间之类的,答上来就OK,然后会手撕代码写一段Verilog,也是很简单的那种,给他看一下没问题进入二面。二面综合面,对方是一个高管之类的,开始闲聊,这其中也在观察你的性格,问你家庭几个人,住在哪,在大学做过什么之类的,为什么想做数字芯片。结束后等结果,希望有个好结果。
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2 年前 发布
4
9351
FPGA开发
感觉没戏
SDRAM的问题,并且问题难度有所上升,又被问了读写效能的问题(这里注意,如果前面有问题没答上来,最好面试结束后去了解一下,以免被再次问到)我自然是没答上来,SDRAM设计难点主要在什么地方?刷新请求到来时,读数据处于突发模式时,数据未突发完,此时来了刷新请求,如果等待一次突发完成以后可能导致刷新请求不能得到及时的响应,这时该怎么办(一次突发如果中途被打断,会导致后面需要读写的数据丢失,所以一般等待突发结束在跳出当前状态)?然后又问了FPGA的内部组成?LE中查找表的实现原理?分布式RAM与块RAM有什么区别?查找表与触发器是怎么构成分布式RAM的?全局时钟域与局部时钟的区别?IOB的主要组成部分?建立时间不满足与保持时间不满足是由什么原因产生的,怎么解决,具体怎么做?
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2 年前 发布
耳东
FPGA开发
感觉靠谱
面试书写4bit超前进位加法器,逻辑表达式如下:中间变量G_i=A_i B_i, P_i=A_i⊕B_iGi=AiBi,Pi=Ai⊕Bi和:S_i=P_i⊕C_{i-1}Si=Pi⊕Ci−1,进位:C_i=G_i+P_i C_{i-1}Ci=Gi+PiCi−1。面试体验一般,需要准备笔纸
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2022-05-24 发布
匿名用户
FPGA开发
感觉靠谱
三次面试问的基本都是一些基础知识,建立时间保持时间CDC之类的,然后重点问的项目的内容,问关于如何实现的,实现方法是什么,还问了如果有其他的解决方法你会怎么做,简历上写的项目内容一定要懂,不懂就不要写上去了,总体难度感觉还行吧,现在就在等消息了。
2 年前 发布
匿名用户
FPGA开发
感觉靠谱
华为我报的提前批,我第一个面试的公司。大概2点开始面试,等到我面试的时候,差不多四点了,等的过程非常痛苦,特别难熬,尤其是看着别人进去面试,而自己又不知道会怎么样,这种感觉更甚。我进去面试过程不到20分钟。叫到名字后,由一个HR把我领到隔壁教室,然后就见到了我的面试官。面试官还比较nice。开始随便聊。。。。聊着聊着,本来开始很紧张的心情逐步的平静了下来。因为,看到了我在英特尔的实习,问了一点实习的东西,很浅。问我做的项目,而且仅问了一个项目。我给他画了一下项目的框架。然后讲了一下项目的结构,接着问我ADC采样每一个核都会有误差,不会是一根真好的曲线,然后该怎么调整。后来又谈到了一些电源的东西,所以他问我问开关电源和LDO的基本框图,这个比较熟,很快就画出来了。然后问我二者的区别,我把知道的说了一下,面试官比较满意。整体而言,技术面比较简单,主要是一些项目的相关知识,比较浅。
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2 年前 发布
匿名用户
FPGA开发
确定通过
面试通过。电话面试,看中专业技能,1小时以上。总共4轮面试,3轮技术面+最后一位领导闲聊。第一轮是架构师,总计约2小时,技术问题问的比较细,同时在我不懂得地方还给我讲述了一些知识点,收益颇丰。第二轮是软件工程师电话面,由于我是FPGA岗,所以就简单聊了聊软硬件交互的部分,问的没有很深入。第三轮FPGA电话面,面试官人很好,还善意提出了我简历中写的不精准的地方。 最终面试通过,但我没接ucloud的offer,主要是有另外一家芯片公司工作内容更符合我的职业规划。但跟几位高工聊下来收获很大,希望ucloud未来能越做越好。
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2 年前 发布
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