面经详情

流程很快，沟通也快。笔试时间大概70分钟，两部分，第一部分是专业笔试 包含简答题和编程题，我做的慢比较匆忙；第二部分是性格测试题。一对一技术面，自我介绍，介绍一下自己最熟悉的项目，简单描述一下各个模块，哪部分设计到流水线设计，项目中遇到的困难，等等，最后反问。30min左右。一对二技术面，自我介绍，项目详细描述，各个模块，项目实现效果等等，有点忘记了，反问。自我介绍，考研成绩、为何转专业，加班的看法等。面试官都很nice。小鸟流程很快不拖拉，这点很好。总之，面试不要紧张，一定要对自己的项目熟悉。...查看更多

感觉很缺人，这个方向的，在boss上问了HR，秋招什么时候结束，会不会组织春招，然后没回答，直接给简历要走了，当天晚上加微信，说把简历平行推送到CT和超声部门，两个部门的简历筛选都通过了，CT是核心，先来，三天后面试，只有这一轮技术面，面试官人很好，没有抓着技术细节，语法，FPGA八股问，就问项目里面和FPGA相关的，你项目的结构，你做了什么工作，各个模块功能，还有一个面试官问了4线的SPI flash还能用什么方法再提高传输速率，我回答了一个多提供虚拟时钟，给flash更多准备时间，读取的时候可以按照更高频率来，器件手册就这么写，然后问了问外语水平，整个过程比较轻松，主要是问项目，穿插着问，你的项目和研究方向，判断项目真实性和了解，他们好像很重视硬件，比如cadence，这个我就会看，面试完两个小时收到录用，还没谈价格，看看再说...查看更多

一面 一面没有开摄像头，不过面试官上来很有礼貌的说明了不需要开摄像头。主要围绕岗位要求和项目问了一些问题，感觉不难，最后问了期望薪资一面之后会发一个笔试，笔试也不是太难。二面应该是leader面，需要做ppt讲自己的项目。给我面试的听声音应该是位小姐姐，也说明了网络不太好，不需要开摄像头。二面主要是围绕ppt的项目问了些问题，感觉小姐姐人很nice，而且懂得比我深的多，对我在清华的实习很了解，感觉应该就是清华的。最后很体贴的又问了下我的期望薪资和工作地点。...查看更多

本次面试感觉很好，因为是校招宣讲会，所以是先在学校进行过初面，问了些基本的情况，比如对后续工作有什么想法，公司的基本情况有疑问嘛，期望薪资，是否留（广州发展），家里人同不同意出远门。当天下午做了个简单的技术面还是根据简历写的项目来的，会挖掘的很深，主要还是面试官想了解你会什么以及你会的跟他们做的产品是否相关总体不错。...查看更多

他们家面试体验很不好，很不尊重人！！！谈工资直接砍一半！！！！问你家里父母还健不健在、是不是城镇职工、有没有退休金问你在家里是不是独生子女、有没有兄弟姐妹。很没有礼貌！！！！！不可能是什么正经国企，比民企还民企，不推荐去！！！！！连基本的尊重人都做不到！！！！！...查看更多

一共有两面；都是一对一；风格简洁，直击项目；要对项目有着深刻的把握；FPGA项目考察器件选型、资源利用以及时序分析要点；一定需要对项目有着深刻体会；还是考察项目，会从项目中提取出考察点考察；面试官风格凌厉，直击要害；在听到想要的答案后便会着手考察下一个点；还是需要熟悉简历上的项目；...查看更多

 一、自我介绍和项目经验面试开始，首先面试官要求我简要介绍自己和我的项目经验。我向面试官展示了我的技能和项目经历，特别强调了我在数字电路设计和 FPGA 开发方面的经验。二、数字电路问题面试官问我解释D触发器和 JK 触发器的区别。我简洁地解释了两者的工作原理和时序特性。面试官询问了我一个组合逻辑电路的设计问题：实现一个2-4译码器。我用 Verilog 代码给出了一个简单但完整的实现。三、FPGA 相关问题面试官问我 FPGA 是什么以及 FPGA 的优势是什么。我解释了 FPGA 的定义和它与 ASIC 的区别，并列举了 FPGA 的灵活性、可编程性和快速上市等优势。面试官询问 FPGA 内部资源的组成，以及 LUT 是如何工作的。我解释了 FPGA 由可编程逻辑块（CLB）、I/O块、时钟管理器和全局资源组成，并简要描述了 LUT 的查找表功能。四、FPGA 设计问题面试官给了我一个 Verilog 模块的代码，并要求我检查其中的潜在问题。我仔细阅读了代码，并指出了一个可能导致时序问题的地方，并提供了一些建议来改进代码。面试官让我描述一下 FPGA 的时序约束和如何设置它们。我解释了时序约束的重要性，以及如何使用约束文件来确保设计在时钟频率和时序要求下正常工作。五、开放性问题面试官问我在项目中遇到的最具挑战性的问题是什么，以及我是如何解决的。我向面试官详细描述了一个复杂的时序问题，并介绍了我通过优化代码和时序约束等方法成功解决的经历。面试官询问我在设计中遇到的性能瓶颈和优化策略。我提到了一个需要改进性能的模块，并说明了我通过并行化和优化算法等方式来提高设计性能的过程。...查看更多