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【FPGA开发】面经分享
  • 1刚开始第一轮面试,接到hr的电话邀请,感觉还行,
  • 后面的看技术面在怎么样了

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未通过感觉没戏
第一次是人事打来电话,觉得简历很匹配,说他们想找个做fpga开发的,简单介绍了下他们刚成立了个数字部门,部门这边想安排个面试,但是距离远,然后约了电话聊。人事后来确认了电话聊的时间在星期天上午10点。到了那天,一个自称数字部的人打来电话了,电话那头声音非常糟杂,也没听清他姓啥,就让我自我介绍了下,然后他开始介绍公司,说公司已经不是最初的美资控股了,最早的创始人也离职了,现在其实是国内民营资本合资控股的企业,早就不是以前老美的技术型公司了。公司就剩两样产品还在市场上卖,估计是陀螺和磁麦克风这种传感器。因为电话那头实在是太糟杂,我说了好几次听不清,这人说他换个地方,我估计他是在哪边跳广场舞呢,说是换了地方,但还是很糟杂,没想到这家企业就是这么对待面试的,也是无语。。。。好不容易听完他介绍完美新半导体公司的情况,我也很好奇,我说你们怎么会用fpga来开发产品了?这人于是又说道,其实他们不用fpga开发产品,就是想找个验证,把他们的所谓信号处理算法跑到fpga上验证,还说fpga开发很简单,其实他们自己能搞定,就是想再找个人把代码弄到fpga上。听到这,我就觉得这不是搞笑嘛,根本不懂fpga开发和算法逻辑验证,就像是凑合搭个人而已,怪不得就剩两样产品还在挣扎,作坊式的技术开发,产品的可靠性,安全性是无法保障的。这点我也顺便提了下,那人愣了一下。然后估计他觉得没面子了,说他要问个技术问题,一听就是转移话题,还想白嫖一下。他说他们最近在搭一个信号处理系统,上瑟过采样一个信号,经过埃尔法贝尔塔德尔塔调制后,问我怎么从中得到采样信号😄,不是我打错别字啊,就是这人中文+英文单词,跟我描述这个问题。上瑟?我问什么上瑟?😂,他说是磁传感器,哦哦,是sensor,不知道他的英文口音怎么读成了上的发音😂,真是太神了,我说你直接说中国话吧,传感器采样信号不就得了,上瑟!上瑟!上瑟!。。。。?😇实在是没耐心了,我说你们信号处理方式有做过验证吗?信噪比怎么样啊?行不行啊?不行的话,你就准备用fpga来做验证实现吗?这么开发怕是无法保障产品性能啊!难道一边开产品发布会,一边在后台改debug?😄结果这位数字部领导不高兴了,说岗位不适合,我说确实不适合,就这样吧。挂了电话。回头想想,我以为美新半导体是家美资企业呢,结果大跌眼镜,非常作坊,就这样的人还什么数字部领导😂😂😂,上瑟,上瑟,上瑟!记录一下面试感受,大家随便看看!就当图个乐子吧!😅,真是个做梦的公司😂😂😂...查看更多
2022-09-01 发布
凤栖坞眼镜布婚恋咨询师
FPGA开发
未通过感觉没戏
 一、自我介绍和项目经验面试开始,首先面试官要求我简要介绍自己和我的项目经验。我向面试官展示了我的技能和项目经历,特别强调了我在数字电路设计和 FPGA 开发方面的经验。二、数字电路问题面试官问我解释D触发器和 JK 触发器的区别。我简洁地解释了两者的工作原理和时序特性。面试官询问了我一个组合逻辑电路的设计问题:实现一个2-4译码器。我用 Verilog 代码给出了一个简单但完整的实现。三、FPGA 相关问题面试官问我 FPGA 是什么以及 FPGA 的优势是什么。我解释了 FPGA 的定义和它与 ASIC 的区别,并列举了 FPGA 的灵活性、可编程性和快速上市等优势。面试官询问 FPGA 内部资源的组成,以及 LUT 是如何工作的。我解释了 FPGA 由可编程逻辑块(CLB)、I/O块、时钟管理器和全局资源组成,并简要描述了 LUT 的查找表功能。四、FPGA 设计问题面试官给了我一个 Verilog 模块的代码,并要求我检查其中的潜在问题。我仔细阅读了代码,并指出了一个可能导致时序问题的地方,并提供了一些建议来改进代码。面试官让我描述一下 FPGA 的时序约束和如何设置它们。我解释了时序约束的重要性,以及如何使用约束文件来确保设计在时钟频率和时序要求下正常工作。五、开放性问题面试官问我在项目中遇到的最具挑战性的问题是什么,以及我是如何解决的。我向面试官详细描述了一个复杂的时序问题,并介绍了我通过优化代码和时序约束等方法成功解决的经历。面试官询问我在设计中遇到的性能瓶颈和优化策略。我提到了一个需要改进性能的模块,并说明了我通过并行化和优化算法等方式来提高设计性能的过程。...查看更多
2023-08-01 发布

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